Tsmc hat seinen 5-nm-Knoten bereits bereit und bietet 15% mehr Leistung

Im Gegensatz zu Intel wechseln Chiphersteller auf der ganzen Welt schnell zu Lithografie und Prozessen der nächsten Generation wie 7 nm. Inmitten dieses Szenarios haben wir Informationen, dass TSMC mit der Produktion von „Risiko“ für 5 nm begonnen und das Design des Prozesses mit seinen OIP-Partnern (Open Innovation Platform) validiert hat.

Die 5-nm-TSMC wurden validiert und werden für 5G- und IoT-Anwendungen verwendet

Der 5-nm-Prozess von TSMC bietet eine 1, 8-fache Dichte und einen Leistungszuwachs von 15% gegenüber 7 nm

TSMC kündigte das Design und die Infrastruktur des 5-nm-Knotens an und als Ergebnis erfuhren wir mehr Details des Prozesses. TSMC hat in Zusammenarbeit mit seinen Partnern sein 5-nm-Design anhand von Siliziumtestproben validiert.

Das 5-nm-Format von TSMC richtet sich derzeit hauptsächlich an 5G- und IoT-Anwendungen und nicht an Prozessoren. Das Unternehmen hat bestätigt, dass die Design-Kits jetzt für den Produktionsprozess verfügbar sind.

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Der 5-nm-Prozess ermöglicht eine logische Dichte von 1, 8X und eine Leistungssteigerung von 15% in einem Cortex A72-Kern im Vergleich zu 7 nm. Die erste 7-nm-Generation des Unternehmens (im Apple A12 und Qualcomm Snapdragon 855 enthalten) verwendet eine DUV-Lithografie, während der auf dem N7 + -Prozess basierende 7-nm-Knoten die EUV-Lithografie verwendet.

TSMC scheint alles auf Kurs zu haben, und nachdem der 7-nm-Prozess gut genutzt wurde, wird der nächste Sprung in Richtung 5 nm sein, vielleicht in den nächsten 3-4 Jahren.

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