Mikron und Trittfrequenz aktualisieren den DDR5-Status, 36% mehr Leistung als DDR4

Anfang des Jahres veranstalteten Cadence und Micron die erste öffentliche Demonstration des DDR5- Speichers der nächsten Generation. Bei einer TSMC-Veranstaltung Anfang dieses Monats stellten die beiden Unternehmen einige Aktualisierungen zur Entwicklung der neuen Speichertechnologie zur Verfügung.

Micron und Cadence diskutieren ihre Fortschritte im DDR5-Speicher

Das Hauptmerkmal des DDR5-SDRAM ist die Kapazität der Chips, nicht nur eine höhere Leistung und ein geringerer Stromverbrauch. Es wird erwartet, dass DDR5 die E / A-Raten von 4266 auf 6400 MT / s erhöht , mit einem Versorgungsspannungsabfall von 1, 1 V und einem zulässigen Jitterbereich von 3%. Es wird auch erwartet, dass zwei unabhängige 32/40-Bit-Kanäle pro Modul (ohne / oder mit ECC) verwendet werden. Darüber hinaus verfügt DDR5 über eine verbesserte Befehlsbus-Effizienz, bessere Upgrade-Schemata und einen größeren Pool von Banken für zusätzliche Leistung. Cadence führt weiter aus, dass die erweiterte Funktionalität von DDR5 selbst bei 3200 MT / s eine um 36% höhere reale Bandbreite im Vergleich zu DDR4 ermöglicht und die tatsächliche Bandbreite nach 4800 MT / s um 87% höher sein wird. im Vergleich zu DDR4-3200. Eine weitere der wichtigsten Eigenschaften von DDR5 wird die Dichte monolithischer Chips über 16 Gb hinaus sein.

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Führende DRAM-Hersteller haben bereits monolithische DDR4-Chips mit einer Kapazität von 16 GB, aber diese Geräte können aufgrund der Gesetze der Physik keine extremen Uhren liefern. Daher haben Unternehmen wie Micron viel zu tun, um hohe DRAM-Dichten und -Leistungen in der DDR5-Ära zusammenzuführen. Insbesondere befasst sich Micron mit variabler Retentionszeit und anderen Ereignissen auf atomarer Ebene, sobald die für DRAM verwendeten Produktionstechnologien 10-12 nm erreichen. Einfach ausgedrückt, während der DDR5-Standard die Dichte und die Hochzeitsleistung berücksichtigt, müssen DRAM-Hersteller noch viel Magie aufbringen.

Micron geht davon aus, dass die Produktion von 16-Gbit-Chips bis Ende 2019 mit dem Herstellungsverfahren unter 18 nm beginnen wird. Dies bedeutet jedoch nicht zwangsläufig, dass die tatsächlichen Anwendungen mit diesem Speicher Ende nächsten Jahres verfügbar sein werden. Cadence hat bereits DDR5 IP (Controller + PHY) unter Verwendung der Prozesstechnologien N7 (7 nm DUV) und N7 + (7 nm DUV + EUV) von TSMC implementiert.

Angesichts der Hauptvorteile von DDR5 ist es nicht verwunderlich, dass Cadence vorhersagt, dass Server die ersten Anwendungen sein werden, die den neuen DRAM-Typ verwenden. Cadence glaubt, dass die SoCs von Kunden, die den N7 + -Prozess verwenden, ihn unterstützen werden, was im Wesentlichen bedeutet, dass die Chips 2020 auf den Markt kommen sollten.

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